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DC轉(zhuǎn)換器中多層平面電感設(shè)計(jì)與建模

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DC轉(zhuǎn)換器中多層平面電感設(shè)計(jì)與建模

硅基完全集成DC/DC轉(zhuǎn)換器中多層平面電感設(shè)計(jì)與建模 摘要:為提高完全集成低壓低功率DC/DC轉(zhuǎn)換器轉(zhuǎn)換效率與輸出電流能力,提出了一種多層混聯(lián)螺旋電感結(jié)構(gòu),該結(jié)構(gòu)基于標(biāo)準(zhǔn)0.5m 2P3M CMOS工藝,將下面較薄的兩層金屬線圈多點(diǎn)并聯(lián),再與最上層金屬線圈串聯(lián)。多點(diǎn)并聯(lián)結(jié)構(gòu)有效地增加了等效金屬層的厚度,串聯(lián)結(jié)構(gòu)增加了線圈之間的互感值,從而可以在不增加額外工藝成本的條件下顯著提高平面電感的品質(zhì)因數(shù)、單位面積電感值和電感線圈的電流承受能力,所提出的模型為完全集成DC/DC轉(zhuǎn)換器的整體電路模擬分析提供了便利基礎(chǔ),基于0.5m 2P3M CMOS硅襯底工藝的模擬計(jì)算結(jié)果表明,在DC/DC轉(zhuǎn)換器工作頻段50400 MHz,取得了預(yù)期電感的設(shè)計(jì)效果,最大品質(zhì)因數(shù)值達(dá)4.2,單位面積電感值達(dá)到83 mH/m2,可以承受的電流達(dá)90 mA。電感芯片測(cè)試結(jié)果與模型模擬結(jié)果基本吻合。 關(guān)鍵詞:完全集成DC/DC轉(zhuǎn)換器;多層平面電感;建模;品質(zhì)因數(shù)中圖分類號(hào):TN4 文獻(xiàn)標(biāo)識(shí)碼:A 文章編號(hào):0253-987X(2007)04-0463-04在標(biāo)準(zhǔn)CMoS硅基工藝中,片上平面電感器的性能已經(jīng)成為制約完全集成DC/DC;轉(zhuǎn)換器性能提高和成本控制的瓶頸之一,具體表現(xiàn)在:完全集成DC/DC;轉(zhuǎn)換器中所需的電感值較高,通常為十幾納亨到幾十納亨,這樣,單層平面螺旋線圈所占的面積非常顯著1而在CMOS工藝中,面積與成本成正比;在CMOS工藝中實(shí)現(xiàn)大電感值的平面螺旋空芯電感,品質(zhì)因數(shù)低嚴(yán)重限制了DC/DC;轉(zhuǎn)換器的轉(zhuǎn)換效率2;在CMOS工藝中,固定寬度的金屬條所能承受的電流大小一定,而電感線圈的電流承受能力決定了DC/DC轉(zhuǎn)換器的輸出電流能力。針對(duì)以上問(wèn)題,本文設(shè)計(jì)了一種新型的多層串一并聯(lián)平面螺旋結(jié)構(gòu),該結(jié)構(gòu)中的多點(diǎn)并聯(lián)結(jié)構(gòu)有效增加了等效金屬層厚度,從而降低了串聯(lián)電阻并增大了電流處理能力;串聯(lián)結(jié)構(gòu)增加了線圈之間的互感值,從而在不增加額外工藝成本的條件下,可以顯著提高平面電感的品質(zhì)因數(shù)、單位面積電感值和電感線圈的電流承受能力,同時(shí),針對(duì)此混聯(lián)結(jié)構(gòu)提出了可擴(kuò)展等效電路模型,為完全集成DC/DC轉(zhuǎn)換器的整體電路模擬分析提供了便利基礎(chǔ)。1 用于DC/DC轉(zhuǎn)換器中的多層平面電感設(shè)計(jì)連續(xù)工作模式Buck轉(zhuǎn)換器中濾波電感器的電感值為3 式中:D=vout/Vin為轉(zhuǎn)換器的開(kāi)關(guān)占空比,其中Vin、Vout分別為額定輸入、輸出電壓;()為電感線圈中所經(jīng)過(guò)電流的峰一峰值;fs為轉(zhuǎn)換器工作頻率、由上式可以看出,當(dāng)額定輸入、輸出電壓確定時(shí),轉(zhuǎn)換器所需電感值與fs及()均成反比,提高fs的值可以有效降低所需電感值,使得片上平面螺旋線圈能夠更容易實(shí)現(xiàn)但是,二者的選擇又涉及到以下問(wèn)題:當(dāng)開(kāi)關(guān)頻率增大到一定程度時(shí),開(kāi)關(guān)晶體管的損耗會(huì)迅速上升,從而導(dǎo)致系統(tǒng)的轉(zhuǎn)換效率快速下降2;當(dāng)增大ip-p時(shí),一方面,會(huì)使Buck轉(zhuǎn)換器的工作模式改變,影響系統(tǒng)的分析、優(yōu)化與控制,另一方面,電感線圈的金屬條必須足夠?qū)捯猿惺艽蟮拿}沖電流,而金屬條寬度增大后,在疊層線圈中的寄生電容也會(huì)明顯增大,從而降低了片上平面電感器的性能4所以,設(shè)計(jì)時(shí)必須在這些因素中考慮折中。 在CMOS工藝中,通常最上層金屬最厚,約為其他層金屬厚度的2倍5,也就是說(shuō),在線寬一定的條件下,頂層線圈所能承受的電流大小約為其他層線圈的2倍,所以若只是簡(jiǎn)單地實(shí)現(xiàn)多層金屬線圈串聯(lián)以提高電感線圈的品質(zhì)因數(shù)與單位面積內(nèi)電感值,則流經(jīng)線圈的實(shí)際電流大小取決于較薄金屬層的線圈,基于此,我們?cè)O(shè)計(jì)了串一并聯(lián)結(jié)構(gòu)的多層螺旋線圈,如圖1所示在圖中,頂層金屬M(fèi)3平均厚度約為1.02 m,金屬層M2、M1厚度均為O.58 m先將M2與M1并聯(lián),然后再同M3串聯(lián)線圈M2與M1之間的通孔在整個(gè)線圈之間均勻分布,可以有效降低通孔的電阻,本文采用此通孔陣列,可以使得通孔的等效電阻忽略不計(jì)。2 集總等效電路模型圖2給出了3層串一并聯(lián)結(jié)構(gòu)平面螺旋電感集總等效電路模型,疊層線圈結(jié)構(gòu)集總等效電路模型中的各參數(shù)確定如下:(1)電感值的計(jì)算:為方便模型建立后對(duì)線圈幾何參數(shù)進(jìn)行優(yōu)化,各層單個(gè)電感值計(jì)算的表達(dá)式均采用Mohan的擬合單項(xiàng)式6 由于M2與M1并聯(lián)線圈之間的連接通孔沿線 圈均勻分布,故通孔的寄生電阻與寄生電感可忽略不計(jì),同時(shí)兩線圈可以視為完全耦合,即兩層之間的互感值M12=(Ls1Ls2)1,則M2-M1并聯(lián)線圈的電感值 式中:為金屬電阻率;1為每單層線圈的金屬線總長(zhǎng)度;為趨膚深度;t為金屬層平均厚度。M2同M1并聯(lián)相當(dāng)于增大了線圈的有效厚度,則M2、M1組成的并聯(lián)線圈的等效寄生電阻為 下線圈在相對(duì)應(yīng)的位置電位基本相同,所以它們之間的寄生電容可忽略不計(jì),但在M3同M2之間有顯著的寄生電容金屬層M1同襯底之間的寄生電容 式中ox為介質(zhì)二氧化硅的介電常數(shù)。 (4)襯底寄生效應(yīng):考慮到所設(shè)計(jì)的片上電感器應(yīng)用到完全集成DC/DC轉(zhuǎn)換器中,工作頻率在500MHz以內(nèi),故這里將襯底寄生效應(yīng)忽略不計(jì)。(5)品質(zhì)因數(shù):品質(zhì)因數(shù)定義為一個(gè)周期中磁場(chǎng)能峰值同電場(chǎng)能峰值之差與所損失能量的比值9,在0.5m 2P3M中,由于硅襯底的寄生效應(yīng)基本可以忽略,因此等效串聯(lián)電容為103 實(shí)驗(yàn)結(jié)果所設(shè)計(jì)的電感器采用CSMC 0.5 m 2P3MCMOS硅基工藝生產(chǎn),測(cè)試工具為網(wǎng)絡(luò)分析儀與探針臺(tái)組合裝置,應(yīng)用了焊盤的短路以及開(kāi)路去嵌入結(jié)構(gòu)來(lái)消除焊盤的寄生效應(yīng)。以一個(gè)額定輸入電壓Vin=3 V、輸出電壓Vout=1.5 V的連續(xù)工作模式Buck轉(zhuǎn)換器為例,在額定平均輸出電流80 mA的條件下,工作頻率為350 MHz時(shí),由式(1)可知,所需電感器的值為21.6 nH。本文采用所設(shè)計(jì)的混聯(lián)結(jié)構(gòu),設(shè)計(jì)了內(nèi)直徑din=120m、金屬條之間空隙s=2m、金屬條寬度=60m、計(jì)算電感值為22.4 nH的電感器。圖3給出了電感器品質(zhì)因數(shù)Q的測(cè)試數(shù)據(jù)同模型得到的模擬數(shù)據(jù)對(duì)比曲線。由圖3可知,品質(zhì)因數(shù)Q隨著頻率的增大而增大,但頻率增大到350MHz后Q值反而隨頻率的上升而下降,這是因?yàn)樵陬l率較低時(shí),Q值主要取決于Ls/Rs,當(dāng)頻率升高到一定值后,式(13)中后兩項(xiàng),即由于寄生電阻和電容的損耗和自諧振產(chǎn)生的影響逐漸顯著,Q值迅速下降。圖4給出了電感器的電阻值、電感值同頻率的關(guān)系。理論上,電感值Ls由導(dǎo)體外部的磁力線決定,即其不隨頻率變化,但圖中所測(cè)試的Ls卻隨著fs的增大略有上升,從而也導(dǎo)致了圖3中Q測(cè)試值在200 MHz以后高于模擬值,這是因?yàn)殡S著頻率的升高,測(cè)試工具中連接線等的寄生效應(yīng)并不能夠如理想條件下完全補(bǔ)償消除,從而也會(huì)對(duì)測(cè)試結(jié)果產(chǎn)生一定的影響,電阻值的誤差可能是由導(dǎo)線寬度、厚度和電導(dǎo)率的變化引起的,具體應(yīng)用中可以在實(shí)驗(yàn)數(shù)據(jù)的基礎(chǔ)上對(duì)這些參數(shù)的表達(dá)式做略微修正。此線圈可以承受90 mA的電流,單位面積電感值Lunit=Ls/dout2=83 mH/m2,可以滿足所設(shè)計(jì)轉(zhuǎn)換器的需要。4 結(jié) 論針對(duì)硅基CMOS完全集成DC/DC轉(zhuǎn)換器提出了一種多層疊層平面螺旋電感及其等效電路模型,此串一并聯(lián)結(jié)構(gòu)的疊層平面螺旋電感結(jié)構(gòu)一方面提高了轉(zhuǎn)換器的電流輸出能力,另一方面在工作頻帶內(nèi)(50400 MHz)提高了平面電感器性能,建立的模型與測(cè)試數(shù)據(jù)符合得很好,本文所提結(jié)構(gòu)和模型可以為完全集成DC/DC轉(zhuǎn)換器等高頻電路提供全定制平面螺旋電感器的精確設(shè)計(jì)。參考文獻(xiàn): 1Musunuri S,Chapman P L,Zou J,et a1Design issuesfor monolithic DC-DC:convertersJIEEE Transac-tions on Power Electronics,2005,20(3):639-649。2 Lee J,Hatcher G,Vandenbergh L,et a1Evaluationof fully-integrated switching regulators for CMOSprocess technologiescInternational Symposium onSystem-on-ChipPiscataway,USA:IEEE,2003:155-158。3Erickson R W,Maksimovic DFundamentals 0f pow-er electronicsM2nd ed Norvell:Kluwer AcademicPublishers,2001:15-27。4 Li Qinghua,Geng Li,Shao ZhibiaoOptimum double-layer spiral inductor on silicon substrate designed formonolithic buck convertersCProc of 17th Asia-Pacific Microwave ConferencePiscataway,USA:IEEE,2005:2156-2159。5 CSMC Technology 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