基于FPGA的HDB3編解碼器的設(shè)計說明書

基于FPGA的HDB3編解碼器的設(shè)計說明書,基于,fpga,hdb3,編解碼器,設(shè)計,說明書,仿單 XX設(shè)計開題報告 課題： 基于FPGA的HDB3編解碼器設(shè)計 專業(yè) 學生姓名 班級 學號 指導(dǎo)教師 專業(yè)系主任 撰寫日期  XXX 課題名稱： 基于FPGA的HDB3編解碼器設(shè)計 課題類型： （√） 應(yīng)用型 （ ） 研究型 1. 本課題的意義 HDB3（High Density Bipolar 三階高密度雙極性）碼是在AMI碼的基礎(chǔ)上改進的一種雙極性歸零碼，它除具有AMI碼功率譜中無直流分量，可進行差錯自檢等優(yōu)點外，還克服了AMI碼當信息中出現(xiàn)連“0”碼時定時提取困難的缺點，而且HDB3碼頻譜能量主要集中在基波頻率以下，占用頻帶較窄，是ITU-TG.703推薦的PCM基群、二次群和三次群的數(shù)字傳輸接口碼型，因此HDB3碼的編解碼就顯得極為重要了。目前，HDB3碼主要由專用集成電路及相應(yīng)匹配的外圍中小規(guī)模集成芯片來實現(xiàn)，但集成程度不高，特別是位同步提取非常復(fù)雜，不易實現(xiàn)。隨著可編程器件的發(fā)展，這一難題得到了很好的解決。 本文利用現(xiàn)代EDA設(shè)計方法學和VHDL語言及模塊化的設(shè)計方法，設(shè)計了適合于FPGA實現(xiàn)的HDB3編譯碼器的硬件實現(xiàn)方案。不但克服了分立硬件電路帶來的抗干擾性差和不易調(diào)整等缺陷，而且具有軟件開發(fā)周期短、成本低、執(zhí)行速度高、實時性強、升級方便等特點。 2. 課題的基本內(nèi)容： 編碼器設(shè)計：把二進制碼編碼成兩路單極性的碼字輸出，編碼分為四個模塊：①判斷4個連“0”位置并插入V；②記相鄰V碼間1的個數(shù)；③跟蹤V碼位置；④編碼輸出。 解碼器設(shè)計：①首先根據(jù)HDB3碼的特點檢測出極性破壞點，即找出4連零碼中添加V碼的位置（破壞點位置）；②其次去掉添加的V碼；③最后去掉4連零碼中添加的B碼以將其還原成單極性不歸零碼。 3. 課題的研究方法、技術(shù)路線、設(shè)計（研究）方案： 研究方法：查找和本次設(shè)計相關(guān)的資料，確定整體設(shè)計方案；學習編解碼器原理及仿真程序語言；查閱基于FPGA的HDB3編解碼器設(shè)計的相關(guān)文獻資料。 技術(shù)路線：本文使用FPGA來實現(xiàn)NRZ碼到HDB3碼的轉(zhuǎn)換，基于VHDL語言編程實現(xiàn)，然后在QuartusⅡ上仿真，根據(jù)仿真效果進行硬件調(diào)試。 設(shè)計方案：①了解HDB3編解碼原理；②設(shè)計編解碼器；③仿真；④硬件調(diào)試。 4. 課題的效果預(yù)測 ①系統(tǒng)的輸入是二進制碼，輸出是兩路單極性碼； ②FPGA的最大工作頻率是100MHZ； ③隨機信號輸入相對編碼信號輸出延遲了5個單位時鐘，解碼信號延時了11個單位時鐘。 5. 畢業(yè)設(shè)計（論文）進度計劃 起訖日期 工 作 內(nèi) 容 備 注 3月8日～3月15日 畢業(yè)實習以及畢業(yè)設(shè)計的前期工作，完成中文文獻摘要、英文文獻翻譯、實習報告和設(shè)計的開題報告 3月16日～3月29日 進行開題陳述和答辯，設(shè)計正式開題 3月30日～4月7日 Quartus II與ModelSim軟件的熟悉 4月8日～4月14日 HDB3編解碼器工作原理 4月15日～5月10日 用VHDL語言實現(xiàn) 5月11日～5月24日 仿真調(diào)試與優(yōu)化 5月25日～6月14日 撰寫畢業(yè)設(shè)計說明書，準備畢業(yè)答辯 6月15日～6月20日 完成畢業(yè)答辯以及設(shè)計資料的歸檔工作 6月21日～6月27日 答辯 6. 開題報告審批意見 指導(dǎo)教師意見： 指導(dǎo)教師（簽字）： 年 月 日 專業(yè)系意見： 專業(yè)系主任（簽字）： 年 月 日 5