數(shù)字電路第三章習(xí)題課.ppt

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3. 同步練習(xí),1. 從結(jié)構(gòu)看，組合邏輯電路由門電路構(gòu)成，不含 ，也不含 ，信號(hào)從輸入開始單向傳輸?shù)捷敵觥?2. 組合邏輯電路是指任何時(shí)刻電路的輸出僅由當(dāng)時(shí)的 決定。 3. 用文字、符號(hào)或者數(shù)碼表示特定對(duì)象的過程，叫做 。 4. 用二進(jìn)制代碼表示有關(guān)對(duì)象的過程叫 ；n位二進(jìn)制編碼器有 個(gè)輸入，有 個(gè)輸出。 5. 將十進(jìn)制數(shù)的十個(gè)數(shù)字編成二進(jìn)制代碼的過程叫 。,1.存儲(chǔ)電路、反饋 2.輸入 3.編碼 4.二進(jìn)制編碼2n，n 5.二-十進(jìn)制編碼（BCD編碼）,6. 在幾個(gè)信號(hào)同時(shí)輸入時(shí)，只對(duì)優(yōu)先級(jí)別最高的進(jìn)行編碼叫 。 7. 把代碼的特定含義翻譯出來的過程叫 ；n位二進(jìn)制譯碼器有 個(gè)輸入，有 個(gè)輸出，工作時(shí)譯碼器只有一個(gè)輸出有效。 8. 兩個(gè)1位二進(jìn)制數(shù)相加叫做 。兩個(gè)同位的加數(shù)和來自低位的進(jìn)位三者相加叫做 。 9. 從若干輸入數(shù)據(jù)中選擇一路作為輸出的電路叫 。 10. 當(dāng)輸入信號(hào)改變狀態(tài)時(shí)，輸出端可能出現(xiàn)虛假過渡干擾脈沖的現(xiàn)象叫 。,6.優(yōu)先編碼 7.譯碼 n 2n 8.半加 全加 9.數(shù)據(jù)選擇器 10. 競(jìng)爭(zhēng)-冒險(xiǎn),11. 異或邏輯門完成的運(yùn)算也稱為 。 12. 將1999個(gè)1異或起來得到的結(jié)果為 ；而2000個(gè)1異或的結(jié)果是 。 13. 一個(gè)二進(jìn)制編碼器若需要對(duì)12個(gè)輸入信號(hào)進(jìn)行編碼，則要采用 位二進(jìn)制代碼。 14. 5變量輸入譯碼器，其譯碼輸出信號(hào)最多應(yīng)有 個(gè)。 15. 輸出高電平有效的4線-16線譯碼器的輸入ABCD=1010時(shí)，輸出Y15～Y0= 。,11.模2加 12.1（奇數(shù)個(gè)1） 0 （偶數(shù)個(gè)1） 13.4 14.32=25 15.0000010000000000,16. 輸出低電平有效的二-十進(jìn)制譯碼器的輸入8421BCD碼為0110時(shí)，其輸出Y9～Y0= 。 17. 全加器與半加器的區(qū)別是 。 18. 對(duì)于高電平是輸出有效電平的譯碼器，每個(gè)輸出都是 。若以這種類型的譯碼器實(shí)現(xiàn)組合邏輯電路時(shí)，還需要增加 。 19. 對(duì)于低電平是輸出有效電平的譯碼器，每個(gè)輸出都是 。若以這種類型的譯碼器實(shí)現(xiàn)組合邏輯電路時(shí)，還需要增加 。,16.1110111111 18.對(duì)應(yīng)輸入的最小項(xiàng) 或門 19.對(duì)應(yīng)輸入的最小項(xiàng)的非 與非門,,,二、單向選擇題 1. 在二進(jìn)制譯碼器中，若輸入有4位代碼，則輸出有（ ）信號(hào)。 ①2個(gè) ②4個(gè) ③8個(gè) ④16個(gè) 2. 用高電平為輸出有效的譯碼器實(shí)現(xiàn)組合邏輯電路時(shí)，還需要（ ）。 ①與非門 ②或非門 ③與門 ④或門 3. 用低電平為輸出有效的譯碼器實(shí)現(xiàn)組合邏輯電路時(shí)，還需要（ ）。 ①與非門 ②或非門 ③與門 ④或門,1. ④ 2. ④ 3. ①,4. 在下列電路中，只有（ ）屬于組合邏輯電路。 ①觸發(fā)器 ②計(jì)數(shù)器 ③數(shù)據(jù)選擇器 ④寄存器 5. 在組合邏輯電路的常用設(shè)計(jì)方法中，可以用（ ）來表示邏輯抽象的結(jié)果。 ①真值表 ②狀態(tài)表 ③狀態(tài)圖 ④特性方程,6. 組合邏輯電路的競(jìng)爭(zhēng)-冒險(xiǎn)是由于（ ）引起的。 ①電路不是最簡(jiǎn) ②電路有多個(gè)輸出 ③電路中存在延遲 ④電路使用不同的門電路 7. 能實(shí)現(xiàn)從多個(gè)輸入端中選出一路作為輸出的電路稱為（ ）。 ①觸發(fā)器 ②計(jì)數(shù)器 ③數(shù)據(jù)選擇器 ④譯碼器,4. ③ 5. ① 6. ③ 7. ③,8. 能完成兩個(gè)1位二進(jìn)制數(shù)相加并考慮到低位來的進(jìn)位的器件稱為（ ）。 ①編碼器 ②譯碼器 ③全加器 ④半加器 9. 只考慮本位數(shù)而不考慮低位來的進(jìn)位的加法稱為（ ）。 ①全加 ②半加 ③全減 ④半減 10. 用來判斷電路全部輸入中1的個(gè)數(shù)奇偶性的電路稱為（ ）。 ①觸發(fā)器 ②計(jì)數(shù)器 ③數(shù)據(jù)選擇器 ④奇偶校驗(yàn)器 11. 用代碼代表特定信號(hào)或者將代碼賦予特定含義的過程稱為（ ）。 ①譯碼 ②編碼 ③數(shù)據(jù)選擇 ④奇偶校驗(yàn),8. ③ 9. ② 10. ④ 11. ②,12. 把代碼的特定含義翻譯出來的過程稱為（ ）。 ①譯碼 ②編碼 ③數(shù)據(jù)選擇 ④奇偶校驗(yàn) 13. 如需要判斷兩個(gè)二進(jìn)制數(shù)的大小或相等，可以使用 （ ）電路。 ①譯碼器 ②編碼器 ③數(shù)據(jù)選擇器④數(shù)據(jù)比較器 14. 半導(dǎo)體數(shù)碼管的每個(gè)顯示線段都是由（ ）構(gòu)成的。 ①燈絲 ②發(fā)光二極管③發(fā)光三極管④熔絲,12. ① 13. ④ 14. ②,3.試用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)（10分）,3.試用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù),答案：四選一數(shù)據(jù)選擇器得輸出為： 而欲實(shí)現(xiàn)的邏輯函數(shù)為： 令 則 將F得表達(dá)式與Y的表達(dá)式對(duì)比，得： 畫出邏輯圖，,,,,,,,,4.試用３線－８線譯碼器74LS138和門電路實(shí)現(xiàn)一個(gè)判別電路，當(dāng)輸入的三位二進(jìn)制代碼能被２整除時(shí)電路輸出為１，否則為０。(10分),步驟：1.列真值表 2.寫出邏輯函數(shù)表達(dá)式 3.畫邏輯電路圖,S1=1，S2=S3=0的時(shí)候譯碼器正常工作,答案：根據(jù)題意，寫出真值表，,,由表,由于74LS138的輸出 為,,因此令,,則得,,根據(jù)上式畫出邏輯圖，如圖所示。,,,