數(shù)電基礎(chǔ)期末考試題.doc

數(shù)字電子技術(shù)基礎(chǔ)期末考試模擬題一、填空題1、數(shù)字邏輯電路可分為 和 兩大類。2、三態(tài)邏輯門輸出有三種狀態(tài)：0態(tài)、1態(tài)和 。3、基本的邏輯運(yùn)算有 、 和 三種。4、D觸發(fā)器的功能有 和 ，特性方程為 。5、D/A轉(zhuǎn)換是指將 信號轉(zhuǎn)換成 信號。6、要構(gòu)成六進(jìn)制計(jì)數(shù)器，至少需要 個觸發(fā)器，其無效狀態(tài)有 個。7、如果對90個符號進(jìn)行二進(jìn)制編碼，則至少需要 位二進(jìn)制數(shù)。8、半導(dǎo)體存儲器中ROM是 。二、選擇題1、下列最大的數(shù)為。A.11001002B.6316C.9810D.100101118421BCD2、下列門電路中，不能實(shí)現(xiàn)邏輯非的是 。A. 與非門 B. 或非門 C.異或門 D.與門3、A、B、C是或非門的輸入，則輸出Y為 。A B C+ D4、一片三位二進(jìn)制譯碼器，它的輸出函數(shù)有。A4個B. 8個C. 10個D. 16個 5、四路數(shù)據(jù)分配器，其地址輸入端有 個。A.1 B.2 C.3 D.86、測得某門電路輸入A、B和輸出Y和波形如下圖所示，則Y的表達(dá)式是。ABC D7、基本RS觸發(fā)器如下圖所示，為使觸發(fā)器處于置“0”狀態(tài)，其SD、RD為 。A. SDRD = 00 B. SDRD = 01C. SDRD = 10 D. SDRD = 118、TTL數(shù)字集成電路芯片電源電壓為 。A. 3V B. 3.3V C. 5V D. 2-6V 9、同步時序電路和異步時序電路比較，其差異在于后者 。A沒有觸發(fā)器 B. 沒有統(tǒng)一的時鐘脈沖控制C. 沒有穩(wěn)定狀態(tài) D. 輸出只與內(nèi)部狀態(tài)有關(guān)10、把16384Hz的矩形脈沖通過分頻得到秒脈沖,則至少需要 級觸發(fā)器。A.12 B.13 C.14 D.1511、當(dāng)把兩個十進(jìn)制計(jì)數(shù)器級聯(lián)起來時，總模數(shù)為 。A.10 B.20 C.50 D.10012、在ADC工作過程的先后順序應(yīng)該是 。 A. 保持、采樣、編碼、量化 B. 采樣、保持、量化、編碼C. 編碼、采樣、保持、量化 D. 編碼、量化、保持、采樣13、EEPROM是指。A. 可抹可編程只讀存儲器 B. 不可擦除式存儲器 C. 只讀存儲器 D. 電抹可編程只讀存儲器14、2k 8位的RAM需要的地址線數(shù)為 。A. 10條 B. 11條 C. 12條 D. 13條15、同步時序電路和異步時序電路比較，其差異在于后者 。A沒有觸發(fā)器 B. 沒有統(tǒng)一的時鐘脈沖控制C. 沒有穩(wěn)定狀態(tài) D. 輸出只與內(nèi)部狀態(tài)有關(guān)三、下圖所示的是雙列直插式封裝（DIP）集成電路74HC02的俯視圖，1、試標(biāo)出每個引腳的編號，試并在相應(yīng)的引腳位置旁標(biāo)明VCC和GND。2、說明該電路的名稱。四、畫卡諾圖化簡下列邏輯函數(shù)，求最簡與或式。1Y（A，B，C，D）=m（0，2，4，5，8，9，10，11，12，13，15）2Y（A，B，C，D）=m（4，5，7，13）+d（6，9，14，15）五、分析下圖所示邏輯圖的功能。1、寫出與電路圖對應(yīng)的輸出函數(shù)Y的邏輯表達(dá)式；2、將函數(shù)Y化為最簡的與或式；3、列出真值表。六、右圖所示的是全加器的邏輯符號。1、說明各輸入、輸出端的意義；2、 列出真值表。七、試對應(yīng)CP波形，畫出Q、A的波形。（設(shè)觸發(fā)器Q的初始狀態(tài)為0）八、分析下圖所示電路的邏輯功能。1.寫出驅(qū)動方程和狀態(tài)方程；2.列出狀態(tài)表(按Q1Q2 Q3排列)；3.畫出狀態(tài)圖。九、四位二進(jìn)制計(jì)數(shù)器74LS161的功能表如下, 試設(shè)計(jì)按下列狀態(tài)圖工作的計(jì)數(shù)器(可附加必要的門電路)。CPCTPCTT工作狀態(tài)0置零10預(yù)置數(shù)1101保持110保持（但CO=0）1111計(jì)數(shù)